Покажи участието
1
Програмиране / FPGA & VHDL
« -: Април 06, 2009, 12:35:52 pm »Цитат
...но там само мога да гледам времедиаграми...Можеш да видиш и синтезиранта схема. В момента нямам инсталиран xilinx и не мога да ти кажа къде точно се цъка, но може.
Цитат
...искам да чете входни сигнали...Имаш дефинирано entity. Може да си го представиш като черна кутия на която си описал какви/колко входове и изходи има. Описал си и поведението и процесите на черната кутия. Следващата стъпка е да свържеш физическите изводи на чипа с виртуалните на черната кутия. Физичестките си имат етикети (някакво име). Свързването се описва в отделен файл с разширение ".ucf".
Формата на файла е следния:
NET "<име на извод от entity-то" LOC = "<етикет на извод от чипа>";
Пример (изписва F на 7 сегментна индикация):
Код: [Маркирай кода]
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity Letter is
Port ( LED : out std_logic_vector(6 downto 0));
end Letter;
architecture Behavioral of Letter is
begin
LED <= "0001110"; -- Изписва "F" на 7 сегментна индикация
end Behavioral;.ucf файла
Код: [Маркирай кода]
NET "LED<0>" LOC = "E14" ;
NET "LED<1>" LOC = "G13" ;
NET "LED<2>" LOC = "N15" ;
NET "LED<3>" LOC = "P15" ;
NET "LED<4>" LOC = "R16" ;
NET "LED<5>" LOC = "F13" ;
NET "LED<6>" LOC = "N16" ;
